经过打破新维度，IBM的工程师简直将微芯片上可包容的晶体管数量翻了一番。微芯片是驱动电脑等设备正常运转的中心元器材，现在工程师已将近1000亿个晶体管塞进1平方厘米的空间。该技能近来正式发布，连续了自20世纪60年代以来被称为“摩尔定律”的历史性但逐步放缓的开展的新趋势：每两年左右，芯片上的晶体管数量就翻一倍。但这项新技能也标明，工程师再也无法单纯依托缩小晶体管尺度进步功能。为完结密度腾跃，IBM的研讨团队选用了晶体管堆叠工艺。

  堆叠技能使IBM的新芯片能够比以往的规划更严密地摆放晶体管。图片来自：IBM

  “这是历史上初次，咱们完结了晶体管在笔直方向上的尺度缩小。”IBM全球半导体研制副总裁、电气工程师卜惠明表明。美国西北大学的资料科学家James Rondinelli指出：“这是又一次重大打破，其他一切半导体公司都将选用这种芯片规划办法。” IBM并不自行制作芯片，而是对外进行技能授权。

  IBM称，这款芯片完结了0.7纳米工艺节点，成为全世界首款亚纳米级芯片。实践上，新芯片最小元器材线纳米，与当时职业顶尖工艺相等，但晶体管的规划使其能够被更严密地集成。

  晶体管实质是电控开关：一层薄薄的半导体导电沟道衔接两个金属电极，一端为源极，另一端为漏极；第三个电极是栅极，横跨导电沟道，二者之间由极薄绝缘层离隔。经过调理栅极电压，就能操控电流能否从源极流向漏极。数十亿个晶体管在单块芯片内互连，构成微处理器和存储芯片，为手机、人工智能（AI）数据中心等各类设备供给算力支撑。

  制作芯片时，制作商先在硅片上铺设一层层所需的资料，并用一种称为光刻胶的感光资料掩盖整个外表，再将光刻图画投射到硅片上，以构成电路线路。之后，去除仅露出于光下的光刻胶后，底层资料便会被蚀刻掉，然后构成电路。

  数十年来，芯片规划一直是二维平面结构，栅极平铺在导电沟道之上，以往标示的工艺尺度具有实践物理含义。美国布鲁克海文国家实验室的资料科学家Chang-Yong Nam解说说：“曩昔工艺数字代表导电沟道的物理长度。沟道越短，功能越好，工程师依托波长越来越短的光刻光源，不断缩小晶体管。”

  10年前，研讨人员经过将沟道像鲨鱼鳍相同竖立起来，使栅极从三个旁边面触摸沟道，然后进入了第三维这种规划减少了关态时的电流走漏，并且在更短的沟道长度下与传统二维晶体管功能适当——这一点现在已由节点尺度所表现。运用波长为13.5纳米的极紫外光（EUV）进行图画化，其波长简直与X射线适当，工程师得以完结每平方厘米200亿个晶体管的密度。

  5年前，IBM的研讨人员将相似鳍状的沟道替换为3层厚度达15个原子层的硅“纳米片”，并将其堆叠在栅极内部。这种全盘绕栅极架构大幅度的进步了沟道电流与晶体管功能。根据该工艺的2纳米芯片已于上一年在三星、台积电完结量产。

  现在，IBM更进一步，将两层纳米片晶体管笔直堆叠，打造出“纳米堆叠”架构。工程师无法直接在榜首层晶体管上堆积新资料，否则会损坏原有元件。相反，他们先将第二片晶圆与榜首片晶圆粘合，再经过一套杂乱工序对第二层进行蚀刻，该过程中还需屡次替换承载芯片的基底。卜惠明称，整个战略之所以能够在必定程度上完结，是因为能够用一层极薄且高度均匀的绝缘层将两块晶圆粘合在一起。

  IBM研讨人员将上下两层晶体管精准错位排布，使得它们更简单衔接，还能使功耗下降70%。“他们制作的是毫米级尺度的晶圆，但不能有超越1至2纳米的误差。”Rondinelli说，“这十分令人冷艳。”

  卜惠明预判该技能仍有晋级空间。“咱们我们能够堆叠更多晶体管层，但现在还有多项中心配套技能需求研制。例如，多层堆叠后，有必要规划专门的散热通道排出芯片内部热量。”

  为了持续进步晶体管的密度，芯片规划师还要从头审视根底资料问题，Nam提出，器材特征有必要在原子层面保相等整，而现在运用的光刻胶是大分子聚合物制成的，这将很难完结。寻觅更优质的光刻胶是当时抢手的研讨方向。

  归根到底，本钱或将成为约束芯片晶体管集成规划的中心要素。据悉，现在2纳米技能的晶圆厂造价高达280亿美元。但当下AI工业迸发带动芯片市场需求旺盛，Nam表明，“AI 算力需求规划巨大，足以支撑这套高本钱制作计划落地商用”。