IBM与西门子宣告打开协作研讨，推动IBM本年早一点的时分发布的nanostack（纳米堆叠）晶体管架构。

  依照现在的路子，芯片功能靠两个方向挤：一是把晶体管做得更小，二是把它们在平面上排得更密。

  前一个方向快碰到物理极限了，职业开端把重心转向第二个，已然平面没当地了，那就往笔直方向要空间。

  华为提出的韬规律说的正是这件事：平面缩放撞墙之后，芯片只能靠往上堆叠来提高功能，但堆叠的价值是每加一层功能提高都伴随着本钱同步上涨。

  nanostack的做法是把根据纳米片的晶体管笔直堆叠起来，而且每一层横向错开摆放，这样同一个指甲盖巨细的面积里能够塞进挨近1000亿个晶体管，这个成果仍是在当时的7埃（0.7纳米）工艺节点上跑出来的。

  堆叠还处理了另一个问题，平面摆放时一切晶体管只能共用一种资料，而分层之后每一层能够用不同的资料组合，功能和功耗能够各自独自优化。

  本年早一点的时分IBM演示了nanostack架构的可行性，现在要处理的是怎样把它做到能量产、本钱压得住的状况。

  西门子在这块能供给的东西很详细，电子规划自动化（EDA）软件、仿真东西、光刻优化计划和先进制作软件，这些恰好是芯片从规划走到量产之间那道坎要用的东西。

  这次协作的中心是建虚拟模型，芯片造出来之前先在电脑里把nanostack的物理结构建一遍模型，用来评价功能、优化规划，把制作上会遇到的难题提早露出出来，而不是等流片（投片出产）之后才发觉缺点，这也解说了为什么找的是西门子而不是台积电Siemens EDA是全球三大EDA厂商之一，芯片规划东西这块正是它的主场。

  按计划，两边会把这样的处理方法用在nanostack和它后续的代代上，一向推到超越当时的7埃节点。

  不过堆叠这笔账最终谁付，是决议它能不能成真的要害，按现在的技能道路，一颗芯片上堆的层数越多，良率就越低，每一层都是一道或许犯错的工序，几十层叠起来之后总良率会被重复拉低，这部分本钱最终会落在芯片价格上。

  再加上更先进的封装设备和更低的良率率带来的固定本钱，堆叠换来的功能提高有多少能被顾客以可接受的价格拿到，现在没有答案。

  这也是为什么IBM挑选先和西门子做模型而不是直接宣告量产，先把本钱问题算清楚，再谈产能。